selon profil
L'ENTREPRISE
- PME internationale multi-sites dont le siège est dans la Silicon Valley.
- Développement d'interconnects de SoC dernière technologie utilisés par les plus grands.
- Site parisien d'une dizaine de personnes multi-disciplinaires développant un produit High Tech.
LE POSTE / LES MISSIONS
- Vous développerez des bancs de test avancés basés sur UVM.
- Vous serez responsable de la validation à deux niveaux d'abstraction : vérification de blocs RTL et plans de couverture au niveau système.
- Vous déboguerez les conceptions en langages Verilog et System Verilog.
- Vous aurez en charge la modification ou l'écriture des tests et des environnements de tests.
- Vous bénéficierez de 2 jours de remote par semaine.
PROFIL RECHERCHÉ
- Ingénieur Bac+5 ou équivalent
- Minimum 5 ans d'expérience professionnelle, sans limite d'expérience.
Vos compétences :
- Expérience en vérification ASIC (C++ / Python / System Verilog ou UVM).
- Connaissances de base en techniques de design Verilog ou VHDL
- Vous avez idéalement un background Hardware
- Vous serez amené à travailler dans une petite équipe, de l'autonomie, de l'implication et de la pro-activité seront donc attendus.
- Anglais courant.
