PME en plein essor proposant une nouvelle technologie dans le domaine de la communication et les telecoms. Cette entité développe un SoC de pointe sur différents sites : Caen, Paris et Grenoble. Le candidat pilotera et exécutera la définition et l'implémentation de DFT dans la puce en relation étroite avec les équipes d'implémentation physique et d'industrialisation.

En tant qu'ingénieur DFT Senior/Lead vous serez :

- Responsable de l'architecture DFT et du pilotage de la mise en œuvre DFT d'un SOC complexe dans un processus CMOS avancé (technologies inférieures à 20 nm)
- Responsable du développement d'un flux DFT (insertion DFT HW, génération de vecteurs de test, validation)
- Responsable de l'analyse des métriques DFT numériques des solutions DFT proposées compte tenu des exigences DFT (temps de test, rendement et taux de défaut).
- Conseiller les ingénieurs en conception numérique sur la conception de modules fonctionnels testables
- Travailler en étroite collaboration avec l'équipe de conception RTL, l'équipe de mise en œuvre physique pour assurer une intégration des fonctionnalités DFT sans impacter les performances du SOC.
- Travailler en étroite collaboration avec l'équipe d'industrialisation pour définir la solution DFT optimale (temps de test, rendement) et fournir les vecteurs de test ATPG pour les tests de production.
- Travailler en équipe pour concevoir avec succès un SOC à la pointe de la technologie
- Participer aux revues de conception
- Rédiger la documentation conformément à la politique d'AQ de l'entreprise

- Vous avez une maîtrise ou un doctorat en génie électronique ou équivalent et plus de 10 ans d'expérience pratique dans la mise en œuvre DFT dans des circuits numériques et/ou SOC complexes.
- Vous avez de bonnes connaissances en conception RTL
- Vous avez des connaissances en langages de script (TCL, Perl, Python)
- Vous avez une expérience pratique avec l'ATPG, le BIST, l'ECC et la redondance
- Vous avez une expérience pratique des méthodes de test ASIC (Iddq, test de retard, test très basse tension) et des défauts physiques et électriques du silicium (collage, brieging…)
- Vous avez une solide connaissance de JTAG (IEEE1149.1, IEEE1149.3), des tests logiques (boundary scan, ATPG) et des tests mémoire.
- Une expérience antérieure avec le flux de conception Cadence DFT est un atout majeur (Genus, Modus)
- Une expérience avec de grandes conceptions (>1M portes) avec des technologies CMOS avancées (22nm et moins)
- Vous faites preuve de bonnes capacités d'analyse et de résolution de problèmes
- Vous êtes attiré par le travail en équipe avec une attitude critique et un sens de l'initiative
- Vous communiquez couramment en anglais (oral et écrit)